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HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
HDL ニ ヨル VLSI セッケイ : Verilog HDL ト VHDL ニ ヨル CPU セッケイ

データ種別 図書
出版者 東京 : 共立出版
出版年 1999.6
本文言語 日本語
大きさ vii, 201p ; 24cm
一般注記 参考図書: p[197]-198
その他の著者: 北川章夫, 秋田純一, 鈴木正國
著者標目 深山, 正幸(1966-) <ミヤマ, マサユキ>
北川, 章夫(1961-) <キタガワ, アキオ>
秋田, 純一(1970-) <アキタ, ジュンイチ>
鈴木, 正國(1939-) <スズキ, マサクニ>

所蔵情報を非表示

工学部(38114)
549.7 2001521127
4320029348

書誌詳細を非表示

件 名 BSH:集積回路
NDLSH:集積回路
分 類 NDC8:549.7
NDC9:549.7
NDLC:ND386
書誌ID 2000143381
ISBN 4320029348
NCID BA42033178
巻冊次 ISBN:4320029348 ; PRICE:3400円+税

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